杭州浙江大学通信与网络教研室(310027)包莉娜 周立丰 王 匡 张 明
数字卫星接收芯片（ＤＶＢ＿ｓ）是准基带采样变换到ＭＰＥＧ－２码流的完全解决方案的集成芯片。主要用于卫星传输的数字电视、数字语音的压缩编码的数字解调与信道解码。此传输系统基于前向纠错编码（ＦＥＣ）技术和ＱＰＳＫ调制技术，可保证传输业务的可靠性。
ＤＶＢ－Ｓ系统功能模块如图１所示。包括物理接口、ＱＰＳＫ解调、Ｖｉｔｅｒｂｉ译码、同步头寻找、去交织、ＲＳ解码、解扰以及帧格式转换。经过帧格式转换后的数据称为ＴＳ流，输出的时钟为占空比近似为１：１的均匀时钟。ＴＳ数据和时钟送给解码芯片进行信源解码。
１ 帧格式转换
帧格式转换位于信道传输的最前端（或最末端），完成信道传输与信源ＭＰＥＧ－２编（解）码的相应数据格式的转换以及产生相应的时钟。在发送端，该部分将信源ＭＰＥＧ－２的数据包格式转换成信道传输的数据包格式，并产生信道传输编码部分的时钟。相应地，接收端部分将信道传输的数据包格式转换成信源ＭＰＥＧ－２的包格式，同时也产生信源ＭＰＥＧ－２的时钟。
１．１ 进行数据格式转换的原因
进行数据格式转换是由于ＤＶＢ－Ｓ信道帧格式与ＭＰＥＧ－２的信源帧格式不同。信源ＭＰＥＧ－２编（解）码数据包格式是按段组织的，每一个数据段包括１个字节的段同步和１８７个字节的数据，这种帧结构称为信源数据包格式。而本方案信道传输的ＲＳ编（解）码是按每个段进行的，即（２０４，１８８，１６）码，也就是每段１８７个字节信息数据外又增加１６个纠错校验位。 ＭＰＥＧ－２数据包格式和ＤＶＢ信道数据包格式及时序如图２所示。
这里主要讨论接收端的格式转换，即将ＤＶＢ＿Ｓ信道格式转换为ＭＰＥＧ－２信源格式。接收端数据格式转换主要包括两部分：（１）去掉校验字节；（２）将时钟变为占空比１１。去除校验字节子部分将由ＲＳ编译码引入的冗余校验字节去掉，使每包的数据恢复为１８８字节。为防止信号畸变，保证数据正确地采样，时钟占空比应展宽为１：１。目前市场上的解码芯片支持并行和串行两种模式。以上讨论的并行模式输出（以字节形式输出）、串行模式输出以比特形式输出。
１．２ 帧格式转换设计
１．２．１ 并行模式
该部分将去除由ＤＶＢ－Ｓ的ＲＳ编码引入的冗余校验字节，使每包的数据恢复为ＭＰＥＧ－２格式的１８８字节其结构框图如图３所示。其核心部分为数据缓冲区的设计和读时钟的产生。
（１）数据缓冲区
从信道数据包格式和信源包格式可以看出，相对信源包而言，信道包每包多出了１６个ＲＳ码校验字节。信道数据按如下规则写入缓冲区，读端也按照一定规则读出数据：１６个字节的ＲＳ校验码不写入缓冲区，其他数据按地址顺序写入缓冲区；在读出时，按照顺序读出缓冲区的内容，每帧为１８８字节的数据。其中数据写入缓冲区时，使用信道的时钟，而从缓冲区读出数据时，使用信源时钟。 为了保证读出数据的正确性，只能读已经写入的数据，也就是读操作滞后于写操作这里一个存储单元为１个字节。设计时采用ＳＲＡＭ作为数据缓冲区。
（２）读时钟以及信源时钟的产生
·参考时钟的产生
为了减少整个系统的复杂度（主要为减少芯片外围电路），前级时钟恢复（Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ）模块采用了内插算法，引起了符号时钟周期的不确定性，进一步导致了字节时钟周期的不确定性，即传输给帧格式转换模块的字节时钟是很不均匀的。
为了得到近似均匀的字节时钟，帧格式转换模块采用数字锁相法产生一个近似均匀的参考时钟，如图４所示。
图４中，本地产生的近似均匀的字节时钟频率与输入的不均匀字节时钟的频率保持一致，而输出的参考时钟频率是输入字节时钟的８倍，且近似均匀。之所以要８分频而不是２分频或是４分频，主要考虑到在ＤＶＢ＿Ｓ系统中符号频率是２ＭＨｚ－４５ＭＨｚ，折算到字节频率为０．２５ＭＨｚ－５．５１２５ＭＨｚ（如果Ｖｉｔｅｒｂｉ译码的删节模式是１／２，字节频率＝符号频率×１／４×Ｖｉｔｅｒｂｉ译码的删节模式），当符号频率很低时，如采用２分频或４分频数字锁相器稳定较慢，而８分频符合设计要求。
·读时钟产生以及信源时钟的生成
由于信源格式的每个包只有１８８字节，因此首先把信道格式的每包２０４字节使能去掉１６个，采用丢时钟的方法，在２０４中丢掉１６次使能，即５１中丢掉４次。故采用一个５１计数器。当计数到１１、２４、３７、４９时丢掉输入的字节时钟，得到丢掉后的每包只有１８８个字节时钟（如图５）。把丢掉后的字节时钟传输给上面的参考时钟产生模块，得到较均匀的参考时钟。 由新的较均匀的参考时钟８分频即可得到较均匀的读时钟（每包１８８个），以及信源时钟（占空比约为１：１）。在设计时用一个模８计数器即可。如图６，读时钟和信源时钟是对齐的。
１．２．２ 串行模式
根据解码芯片的要求，串行模式的输出工作在６０ＭＨｚ系统时钟上，而本设计中的数字卫星信道接收芯片工作在９０ＭＨｚ系统时钟上。因此首先需要系统时钟的变换，然后进行并行模式的处理，最后再并／串变换。
系统时钟的变换是关键，其设计可分为三步，如图７所示。
（１）把工作在９０ＭＨｚ上的字节时钟展宽，这时可用一个３ｂｉｔ的计数器实现，Ｖｅｒｉｌｏｇ代码如下：
ａｌｗａｙｓ ＠ （ｐｏｓｅｄｇｅ ｓｙｓ＿ｃｌｋ）
ｂｅｇｉｎ
ｉｆ（ｒｓｔ ｜ ｂｙｔ＿ｃｌｋ）
ｓｙｓ＿ｃｎｔ ＜＝ ３＇ｄ０；
ｅｌｓｅ ｉｆ（~ｓｙｓ＿ｃｎｔ[２]）
ｓｙｓ＿ｃｎｔ ＜＝ ｓｙｓ＿ｃｎｔ ＋ ３＇ｄ１；
ｅｎｄ
ａｓｓｉｇｎ 展宽的字节时钟 ＝ ｓｙｓ＿ｃｎｔ[２]
（２）用６０ＭＨｚ的系统时钟采样展宽的字节时钟的上跳沿，产生工作在６０ＭＨｚ上的字节时钟。 （３）以６０ＭＨｚ的系统时钟为采样时钟，工作在６０ＭＨｚ上的字节时钟为使能信号，采样输入的数据，得到工作在６０ＭＨｚ上的数据。这样，就不会出现多采或者漏采现象。
然后把６０ＭＨｚ的系统时钟、工作在６０ＭＨｚ上的字节时钟及数据送给并行模块。从并行模块出来的是信源的字节时钟，其每一个字节时钟周期中均有８个参考时钟，因此可以把这８个参考时钟作为串行输出的比特时钟，每一个字节数据在一个字节时钟周期内变为８个比特的数据，按照比特时钟输出。
２ ＡＳＩＣ实现
笔者选择的硬件描述语言是Ｖｅｒｉｌｏｇ ＨＤＬ。综合库ｓｙｎｔｈｅｓｉｓ ｌｉｂｒａｒｙ选用ＵＭＣ ０．１８μｍ工艺。综合之后此模块的总面积为６０００门左右。此方案已经应用到ＤＶＢ－Ｓ芯片的设计中，并且在ＦＰＧＡ上已经调试成功。
本文所讲述的帧格式转换处于ＤＶＢ－Ｓ芯片中的最后一个模块，其主要功能是将数据和时钟从信道格式转变为信源格式。其输出连到解码芯片，解码芯片能否正常工作此模块起着非常关键的作用。
本文摘自《电子技术应用》
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