宣丽萍1, 高玉龙2
（1.黑龙江科技学院，黑龙江 哈尔滨150027;
2.哈尔滨工程大学，黑龙江 哈尔滨150001）
摘 要：信道编码是扩频通信系统的关健技术之一，本文针对IS-95码分多址峰窝通信系统标准，介绍了一种适合于反向业务信道的信道编码的FPGA实现方案，并给出了具体的设计方法。
关键词：扩频通信； 码分多址； 信道编码； FPGA
一、引言
本文的任务来自于一个家庭智能化中的CDMA无线接入系统。在该系统中，一路用来传送语音，一路用来传送家庭用电设备的控制信息，各路信息经过CRC校验、（3.1.9）卷积编码后，再进行扩频、调制、无线传输等。系统采用的是IS-95标准，是1993年7月美国通过的基于CDMA的双模式移动通信系统标准，其信道位于800 MHz的AMPS系统的频带内。它是数字移动通信发展的里程碑，系统的码分多址采用FD/CDMA技术，实现了数字和模拟通信的兼容，并且成为扩频系统商业化的光辉典范，开辟了扩频无线通信非军事应用的新纪元。在IS-95系统中，信道编码是其关键技术之一，但传统的实现技术都是采用分离元件，根据PLD的发展状况，我们采用Alter公司的FPGA 芯片来实现系统的所有的信道编码，实现了设计的模块化和独立化。
二、IS-95 CDMA系统原理
CDMA是在扩频通信的基础上发展起来的。所谓扩频通信，就是将要传送的具有一定信号带宽的信息数据，用一个带宽远大于信号带宽的高速伪随机码进行调制，使原始数据信号的带宽被扩展，再经载波调制并发送出去。接收端使用完全相同的伪随机码对接收到的信号作相关处理，把宽带信号转换成原始信息数据的窄带信号(即解扩)，以实现信息通信。它通常采取的扩频方案有2种，一是直接序列(Direct Sequence)扩频技术，另一种是跳频(Frequency Hopping)扩频技术。IS-95CDMA系统采用的是直接序列扩频方式（DS/CDMA）。
三、FPGA及其选用
FPGA(Field Programmable Gate Array )是近几年出现的新型可编程逻辑器件，它不仅具有很高的速度和可靠性，而且具有用户重复定义的逻辑功能，即具有可编程的特点。它的出现不仅使数字电路系统的设计非常灵活，而且大大缩短了系统研制周期，缩小了数字电路系统的体积和所用芯片的种类。因此，利用FPGA器件设计IS-95系统中的信道编码不仅使电路设计大大简化，而且具有相当高的精度。Altera公司生产的FLEX 10K系列的FPGA，具有规模覆盖范围广、布线资源丰富、时间可预测性好的优点，在数字通信系统设计中得到了广泛的应用。由于在信道编码中，没有过多存储器的要求，它只是需要很多的D触发器和一些常用的门电路，而FLEX 10K芯片有一定的片内EAB资源，另外实现信道编码的时序控制逻辑不太复杂，大概需要2万门左右的资源就够了，再加上系统其它功能块也不过几万门。考虑到方案的性价比以及将来的功能的增加，本方案的FPGA选用FLEX 10K50芯片，实现了系统的单片设计，从而大大减小电路的复杂度和体积。
四、IS-95系统的信道编码原理及其框图
数字通信中经常用信道编码来提高数据传输的可靠性，在IS-95系统中，进入信道编码的数据是由声码器产生的以20 ms为一帧的速率可变的数字语音信号，它的速度分为8 600 bps（全速率）、4000 bps（半速率）、2 000 bps（1/4速率）、800 bps（1/8速率），分别对应每帧172、80、40、16 bit。根据数据速率的不同，分别对数据帧速率为8.6 kbit/s和4.0 kbit/s进行CRC校验编码，以便在接受时可以判断有没有接收到误帧，一个8 bit的尾加在每帧的后面以保证后面进行卷积编码时，每帧的末尾复位为全零状态。然后每帧进行码率为1/3的卷积编码。最后根据语音速率的不同进行符号重复，使每帧输出的数目一样即576个符号，达到28.8 kbps，以便后面进行交织。整个过程如图1所示。
五、信道编码的FPGA实现
1. 实现原理模型图
如图2所示，开始的时候通过握手控制信号实现声码器与FPGA之间的数据的顺利传输，系统接到数据后，进入FIFO,为了实现实时处理，FIFO采用了双时钟即它的输入输出采用不同的时钟,然后在帧控制信号的控制下完成对输入的各种速率数据进行按帧的信号处理。因为声码器对声音的处理是以20 ms为一帧,所以帧控制模块主要包括一个20 ms的定时器以及其他的一些输出控制信号，它是整个信道编码的核心，整个编码系统在它的控制下完成对声码器输出的数据进行各种处理。
2. 速率为8.6 kbit/s的CRC校验
本方案中速率为8.6 kbit/s的CRC校验如图3所示，其中F（FQI）代表帧质量指示器，T是编码器拖尾比特。
速率为8.6 kbit/s的CRC校验实质是(184,172)循环码，它的生成多项式是
根据它的生成多项式在用FPGA实现时可以用2种方法来实现，一种就是以除法程序为核心来完成，它需要编很复杂的程序；另一种就是用12级寄存器来实现，它可以采用图形输入的方式来实现，方法简单，我们采用的就是这种方法。它的输出控制电路以一个184进制的计数器为核心来产生控制信号，其本身受系统的帧控制模块的控制。其实现的图形输入图如图4（在0拍时，对移位寄存器状态清零，前面10级寄存器省略）。
3. 速率为4.8 kbit/s 的CRC校验
速率为4.8 kbit/s CRC校验如图5所示。
其生成多项式为
其它的同速率8.6 kbit/s。
4. 卷积编码实现
卷积码采用（3 .1.9）卷积码，卷积码的码速为1/3，约束长度为9，卷积编码和译码的初始状态位为全0，以后每输入一个数据符号则产生3个编码符号，编码的生成多项式为
其中x为时延算子,在每个20 ms帧结束时由编码器尾比特将其初始化为全0状态。在用FPGA实现时采用8级移位寄存器来实现，实现的关键是编码输出滤波和控制电路。图6是没有滤波的仿真图。
由图6可知， 编码输出的三路信号并不符合传输的需要，进行进一步的处理才能得到理想的信号，在这里主要是滤波，然后进行并串转换，根据编码原理依次输出c1、c2、c3。
六、方案所达到的效果
该方案用一个FPGA芯片实现了IS-95系统的信道编码，并且在设计中，尽可能采用图形输入，这样既节省设计时间，避免了复杂的编程，缩小电路体积，速度又快，调试也大大简化。通过软件仿真和硬件实现，各种参数和关键点的波形都和理论比较接近，达到了预期的效果。
七、结束语
本文着重介绍了用FPGA实现数字通信中的信道编码的一种比较通用的方案。其它种类的，只需更换触发器的级数和按多项式构成组合逻辑即可。在现代数字通信系统中，FPGA的应用相当广泛。尤其是在对基带信号的处理和整个系统的控制中，FPGA不但能大大缩减电路的体积，提高电路的稳定性，而且先进的开发工具使整个系统的设计调试周期大大缩短。
参考文献
［1］许希斌，等.CDMA系统工程手册［Ｍ］.北京:人民邮电出版社,2002.
［2］徐志军，许光辉.CPLD/FPGA的开发与应用［Ｍ］.北京:电子工业出版社,2002.
［3］侯伯亨，顾新.VHDL硬件描述语言与数字逻辑电路设计［Ｍ］.西安：西安电子科技大学出版社，2002.
［4］冷建华，李萍，王良红.数字信号处理［Ｍ］.北京：国防工业出版社，2002.
摘自 电讯技术
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