肖后 李玉柏 电子科技大学
摘要：研制的移动电话无线电测试仪是基于X86平台，结合DSP处理技术，单片机技术和多模块结构的台式仪器，能用于GSM900/GSM1800/GSM1900等移动电话的测试。
关键词：测试设备 设计 应用
移动电话正在迅速地发展与普及，手机的测试和维修服务的需求也随之迅速增大，研制和生产国产的测试设备势在必行，为此而开展了有关的研制工作。
一、综合测试系统介绍
研制的综合测试系统分为模拟和数字两大部分，在功能上相当于GSM通信系统中的基站（BS）子系统的功能的特性。它以X86平台为基础，扩展了两块电路板。一个是模拟板，管理模拟信号的发射，接收。一块是基带处理板，和X86平台接口。基带处理板接收I（同相信号），Q（正交信号），RAMP（功率斜坡信号）模拟信号，进行参数计算机、分析。处理结果通过数据线传送到X86计算机，以图形或数字的形式显示出来，同时系统可以根据需要产生适当的信号和信令，经过GMSK调制成为模拟I,Q信号，送给模拟板发送。
GSM手机综合测试仪主要完成以下测试功能：
1、手机语音突发脉冲功率斜坡的测试。
2、语音信号相位误差的测试。
3、语音信号频率误差的测试。
4、语音信号定时误差的测试。
5、无线接口信令的测试。
二、综合测试系统的设计
系统的设计采用了模块化设计方法，整个系统分为8个子模块。其中4个需要根据现场情况进行运算的模块的功能由SDP来实现。这就必须考虑到它们彼此之间的数据通讯以及它们和计算机的ISA总线间的数据交换。这些功能要求SDP有足够的外部通讯口。在实际设计时，它们之间的通讯由BSP完成，其间的逻辑功能控制由一块CPLD来完成。在选用DSP芯片时，主要应考虑性能能否满足快速判读算法的要求。具体地说就是要求选择那些指令周期短、数据吞吐率高、通信能力强、指令集功能完备的处理器，同时也要兼顾功耗和开发支持环境等因素。根据本系统的实际要求：实时处理，计算量大，测试系统的内部模块间相互通讯能力要求高等，核心器件最后采用了德州仪器（TI）公司TMS320C5000系列中的TMS320VC5409芯片。
TMS320VC54x是TI的16位定点DSP，采用了改进的哈佛结构，它有一条程序总线和三条数据总线，高度并行性的算术逻辑单元ALU，专用硬件逻辑，片内存储器，片内外设和高度专业化的指令集，使该芯片速度高，操作灵活。哈佛结构的程序和数据空间分开，允许同时对程序指令和数据进行访问，提供了很高的并行度，两个读和一个写操作可以在一个周期里完成。因此并行存储指令和专用指令可以在这种结构中得到充分利用。另外，改进的哈佛结构使数据可以在数据和程序空间之间传送。并行性支持在一个机器周期里完成一系列算术、逻辑和位处理运算。另外，C54x有管理中断，循环运算和功能调用的控制结构。在C54X中，算术逻辑单元的移位器和指数检测器使得各种数值运算执行单周期化。指数编码器支持话音编码的浮点运算。还有一个比较选择存储单元（CSSU），大大加速了Viterbi译码的速度。C54x的外围通讯能力也很强。如VC5409和3个BSP（缓冲串口），1个HPI（主机接口）；VC5402有2个BSP,1个HPI。
在本综合测试仪器的设计过程中，采用了SDP+CPLD(FPGA)的结构。
随着大规模可编程器件的发展，采用DSP+ASIC结构的信号处理系统显示出了其优越性，正逐步得到重视。与通用集成电路相比，ASIC芯片具有体积小，重量轻，功耗低可靠性高等几个方面的优势，而且在大批量应用时，可降低成本。
现场可编程门阵列（FPGA）是在专用ASIC的基础上发展起来的，它克服了专用ASIC不够灵活的缺点。与其他中小规模集成电路相比，其优点主要在于它有很强的灵活性，即其内部的具体逻辑功能可以根据需要配置，对电路的修改和维护很方便。目前，FPGA的容量已经达到了百万门级，使得FPGA成为解决系统级设计的重要选择方案之一。
SDP+FPGA结构最大的特点是结构灵活，有较强的通信性，适于模块化设计，从而能够提高算法效率；同时其开发周期较短，系统易于维护和扩展，适合于实时信号处理。
实时信号处理系统中，低层的信号预处理算法处理的数据量大，对处理速度的要求高，但运算结构相对比较简单，适于用FPGA进行硬件实现，这样能同时兼顾速度及灵活性，高层处理算法的特点是所处理的数据量较低层算法少，但算法的控制结构复杂，适于用运算速度高、寻址方式灵活、通信机制强大的DSP芯片来实现。
本设计中的DSP主要用于运算部分：接收模块，解码模块，发射模块，信令模块。它们的算法相对复杂、灵活，完成由模拟板送来的基带信号和控制信号的处理，完成信号的信道解码。接收信道解码后的信号，进行信源解码，去交织，以及完成对一些参数的计算，如：频率误差，相位误差，定时误差，功率斜坡测试等。对大部分信令，184个比特的消息，经过Fire码的1/2卷积码等编码处理后，达到456个比特，交织（按一定规律分）在8个半突发脉冲上，或者4个整突发脉冲上。还要完成消息的组织，无线信道的分配，移动管理，通信管理，短消息业务等。
在本设计中的CPLD主要完成逻辑控制，如：DSP的HPI口和ISA接口的逻辑和SPEECH功能的逻辑。FPGA完成相关器的功能。相关器是对输入的数据流（由信道解码DSP的串口输入）和相应的标准BITS串（FPGA中预先设置好的训练序列）相同，统计得到的BITS串的1的个数。CPLD和FPGA完成的运算相对简单，但对其处理速度要求很高。特别是相关器，它是对140个左右的BITs并行同成。如果用DSP来实现相同的功能，则其速度要求为至少150Mbps，显然用FPGA来完成具有现实意义。
对于DSP的调试采用的是TI的CCS。通过往DSP程序存储区中写入一个简单的方波发生器的测试程序，使DSP的XF引脚交替为高低电平，使其引脚上的发光二极管闪烁，以验证DSP已经能完全正常地工作。
在Xilinx Foundation开发环境下，下载程序到FPGA，程序显示下载成功。检查FPGA的DONE引脚为高电平。然后用VHDL设计了一个简单的时钟分频电路，下载进FPGA后，在相应的引脚能正确地用示波器观察到波形。对CPLD的调试也是通过用生成的程序来对其特定引脚置位完成。
至此，芯片级的调试已经完成，下面要做的是和模拟板的联调，做系统级别的调试。本设计中采用的基于DSP+FPGA模式，为设计如何处理软硬件的关系提供了一个较好的解决方案。同时，该系统具有灵活的处理结构，对不同结构的算法都有较强的适应能力，尤其适合实时信号处理任务。
DSP由于其提供了高速处理能力，并有灵活的应用性和快速的升级。在与FPGA的结合下，其在未来的实时数字信号处理中将得到更加广泛的应用。
摘自《电子质量》2001.7
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